FPGA软件篇——ISE软件使用

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ISE软件使用

写博客主要是为了记录学习过程，一来是初入门的时候，一小段时间不学就容易忘，日后方便查阅；二来是有些东西刚入门的时候学习，理解不深刻，记录下来日后可以深入理解。如有错误，欢迎留言。之后会继续学习下去。

文章目录

• ISE软件使用
• • • 单片机与FPGA比较
    • 工程步骤
• 一、ISE软件界面介绍
• • (一). 新建工程文件夹
  • (二). ISE 工具栏_上半部分
  • (三). ISE 工具栏_下半部分
  • • 1. Synthesize
    • 2. Implement Design
    • 3. 创建UCF文件
• 二、ISE软件仿真
• • • • 工具栏使用
    • ISE与notepad++关联
• 三、ISE生成bit流文件
• • • 下载bit流文件
• 四、ISE下载固化文件
• • • 1.生成固化文件 .msc
    • 2.下载固化文件

---

单片机与FPGA比较

工程步骤

1.编写代码 .v
2.编写UCF约束文件
3.仿真 testbench
4.生成bit流文件
5.生成固化文件.msc

一、ISE软件界面介绍

(一). 新建工程文件夹

• doc 文件夹（用来存放一些参考资料或者工程描述文档）
• prj 文件夹（用来存放工程文件和时序约束文件）
• rtl 文件夹（用来存放设计输入文件即 Verilog 源文件)存放 .v 文件，移植时不需要打开工程，只需要将rtl文件夹复制粘贴，然后添加进工程即可。
• sim 文件夹（用来存放仿真文件)在里面建立一个tb文件夹，仿真时需要写一个仿真激励文件testbench，
  

(二). ISE 工具栏_上半部分

建立完工程后，新建.v文件并添加进工程。如下图

下面开始介绍上半部分工具栏的功能。
如果要修改源文件顺序，如下
编译： 标号为1的是 全编译，即从头开始编译，而有的时候我们只修改了一小部分代码，所以编译的时候不用全编译，就用标号2的 SmartGuide

SmartGuide 这个ISE中的全局优化选项，使能这个选项，编译器在Implementation时会比较前一次编译的Implementation结果，未修改部分则沿用前一次的结果，但是如果时序比较紧张，会根据情况重新实现相应未修改部分来达到时序要求。

设计属性 可以重新对工程属性进行编辑。如下图

(三). ISE 工具栏_下半部分

Create Schematic Symbol：将当前源文件创建成一个原理图模块，可以被其他原理图模块调用。如图View HDL Instantiation Template：查看当前源文件HDL例化模板，生成之后，其他工程可以直接调用这个模块，是很常用的功能。

1. Synthesize

View RTL Schematic：查看 RTL 视图,一般点击的选项，直接生成图片，如下

2. Implement Design

综合完之后，就对工程进行编译等

Map：映射；
Place&Route：布局布线；

3. 创建UCF文件

Create Timing Constraints：创建时序约束文件（UCF 文件），一般用new_Source创建UCF约束文件，然后用这个运行

run完之后的效果如下图
I/O Pin Planning (PlanAhead) - Pre-Synthesis：一般不用这个，而是直接用UCF写代码。运行效果如下图：

二、ISE软件仿真

1.创建tb文件

ISE软件使用

写博客主要是为了记录学习过程，一来是初入门的时候，一小段时间不学就容易忘，日后方便查阅；二来是有些东西刚入门的时候学习，理解不深刻，记录下来日后可以深入理解。如有错误，欢迎留言。之后会继续学习下去。

文章目录

• ISE软件使用
• • • 单片机与FPGA比较
    • 工程步骤
• 一、ISE软件界面介绍
• • (一). 新建工程文件夹
  • (二). ISE 工具栏_上半部分
  • (三). ISE 工具栏_下半部分
  • • 1. Synthesize
    • 2. Implement Design
    • 3. 创建UCF文件
• 二、ISE软件仿真
• • • • 工具栏使用
    • ISE与notepad++关联
• 三、ISE生成bit流文件
• • • 下载bit流文件
• 四、ISE下载固化文件
• • • 1.生成固化文件 .msc
    • 2.下载固化文件

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单片机与FPGA比较

工程步骤

1.编写代码 .v
2.编写UCF约束文件
3.仿真 testbench
4.生成bit流文件
5.生成固化文件.msc

一、ISE软件界面介绍

(一). 新建工程文件夹

• doc 文件夹（用来存放一些参考资料或者工程描述文档）
• prj 文件夹（用来存放工程文件和时序约束文件）
• rtl 文件夹（用来存放设计输入文件即 Verilog 源文件)存放 .v 文件，移植时不需要打开工程，只需要将rtl文件夹复制粘贴，然后添加进工程即可。
• sim 文件夹（用来存放仿真文件)在里面建立一个tb文件夹，仿真时需要写一个仿真激励文件testbench，
  

(二). ISE 工具栏_上半部分

建立完工程后，新建.v文件并添加进工程。如下图

下面开始介绍上半部分工具栏的功能。
如果要修改源文件顺序，如下
编译： 标号为1的是 全编译，即从头开始编译，而有的时候我们只修改了一小部分代码，所以编译的时候不用全编译，就用标号2的 SmartGuide

SmartGuide 这个ISE中的全局优化选项，使能这个选项，编译器在Implementation时会比较前一次编译的Implementation结果，未修改部分则沿用前一次的结果，但是如果时序比较紧张，会根据情况重新实现相应未修改部分来达到时序要求。

设计属性 可以重新对工程属性进行编辑。如下图

(三). ISE 工具栏_下半部分

Create Schematic Symbol：将当前源文件创建成一个原理图模块，可以被其他原理图模块调用。如图View HDL Instantiation Template：查看当前源文件HDL例化模板，生成之后，其他工程可以直接调用这个模块，是很常用的功能。

1. Synthesize

View RTL Schematic：查看 RTL 视图,一般点击的选项，直接生成图片，如下

2. Implement Design

综合完之后，就对工程进行编译等

Map：映射；
Place&Route：布局布线；

3. 创建UCF文件

Create Timing Constraints：创建时序约束文件（UCF 文件），一般用new_Source创建UCF约束文件，然后用这个运行

run完之后的效果如下图
I/O Pin Planning (PlanAhead) - Pre-Synthesis：一般不用这个，而是直接用UCF写代码。运行效果如下图：

二、ISE软件仿真

1.创建tb文件

本文标签： 软件FPGAISE