Semi Vision：台积电2025北美技术研讨会报告解析

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Semi Vision：台积电2025北美技术研讨会报告解析

搬运一篇Semi Vision对于台积电2025年北美技术研讨会的前沿资讯报告，以下为原文翻译。

2025年北美技术研讨会的核心主题与Semivision之前分析的大致相同，主要围绕制程和封装技术的持续发展。不过，一个明显的变化是，本次会议没有对CoPoS（Chip-on-Panel-on-substrate，板上芯片再到基板）进行深入讨论。 正如Semivision之前所强调的，CoPoS仍处于研发阶段，尚未被纳入台积电的生产路线图。尽管它在技术上前景光明，但要实现商业化成熟仍需时日。 今年研讨会的一大亮点是A14制程技术的推出。这与SemiVion之前的预测相符，即N2节点之后将采用“双轨”策略。台积电证实，代表第二代纳米片晶体管的A14，将与具备背面供电（SPR）技术的A16共存。特别值得一提的是，高数值孔径极紫外光刻（High-NA EUV）技术——这是一种下一代光刻技术，能够进一步缩小图案尺寸。这表明，在2nm以下的节点，台积电不仅在逻辑设计方面不断突破，还在整个设备和材料生态系统上发力。 在研讨会召开前，Kevin Zhang博士举行了一场会前媒体简报会，介绍了台积电的最新路线图更新以及以客户需求为导向的技术发展方向。作为一家对客户需求高度敏锐的公司，这场简报反映了来自行业内最大半导体客户群的见解。

根据台积电在2025年技术研讨会上发布的最新信息，半导体行业正进入一个前所未有的扩张阶段，预计到2030年，全球半导体市场规模将达到1万亿美元。推动这一增长的最重要因素是高性能计算（HPC）和人工智能（AI）应用的爆发式发展。

如第一张图表所示，台积电预测，到2030年，HPC/AI将占全球半导体市场的45%，成为主导应用平台。其次是智能手机，占25%；汽车电子占15%；物联网占10%；其他领域占5%。这种市场结构的变化表明，半导体市场正从以移动设备需求为中心，关键转变为以AI和高吞吐量计算工作负载为核心的创新驱动模式。

第二张图表显示了AI驱动的应用如何迅速加速对半导体的需求。从数据中心的AI加速器开始，这种增长扩展到AI个人电脑、AI智能手机、增强现实/虚拟现实（AR/XR）设备，以及更长期的应用，如机器人出租车和人形机器人。这些应用不仅在数量上不断增加，架构复杂度也在不断提升。 具体而言，预计到2029年，AI个人电脑的出货量将达到2.8亿台，而AI智能手机的出货量最早在2025年就有望突破10亿部。预计到2028年，AR/XR设备的出货量将达到5000万台。此外，像机器人出租车和人形机器人这样的下一代应用，预计到2030年，每年各自将需要250万个高性能芯片。这些数据表明，未来的芯片不仅要具备更高的计算性能，还需要在能源效率、系统级集成和封装密度方面取得突破。 台积电认为，这些新兴的AI驱动应用将大幅增加芯片的复杂性，对更紧密的集成提出更高要求，并推动制程创新，最终为半导体行业的新一轮增长提供动力。在台积电看来，这是实现1万亿美元半导体产业愿景的基本路径。 ◆ 重构逻辑路线图：从N2到A16的生态系统布局

在2025年台积电研讨会上，该公司公布了完整的2026 - 2028年逻辑技术路线图，这标志着其在战略上向系统级集成和以AI为核心的性能提升迈出了重要一步。 - N2（2025年量产）：台积电的第一代环绕栅极（GAA）制程，与N3E相比，性能提升15%，能够支持多达12层的HBM4集成，非常适合满足AI和HPC对内存带宽的需求。 - N12、N5和N3逻辑基础芯片用于HBM4 - N2P（2026年量产）：作为优化后的GAA变体，N2P将3D - IC互连密度提高到1000万/mm²，专为基于chiplet的架构和多芯片封装平台设计。 - A16（2026年Q4 - 2027年上半年量产）：首个采用背面供电网络（BSPDN）的节点，A16可将电源噪声降低多达60%，目标是功率为3kW级别的AI加速卡。这一突破为超高密度计算平台实现高效供电提供了支持。 - A14（2028年量产）：基于第二代GAA和堆叠纳米片技术构建，A14采用间距为3μm的混合键合技术，代表了垂直逻辑集成的新前沿。 特别值得注意的是，台积电首次将光子集成纳入其制程生态系统。N2节点将支持COUPE硅光子引擎，实现高达1.6Tbps/mm²的光互连带宽。这为未来数据中心系统奠定了基础，有助于克服长期存在的“内存墙”瓶颈。 ◆ 技术路线图延伸至2028年：A14与双轨演进 台积电正式将其制程技术路线图延伸至2028年，引入了一些关键的里程碑，这些里程碑体现了在2nm节点之后的持续创新。其中两个主要的新增内容尤为突出： - N3C：作为N3的变体，N3C针对更高的良率和更紧密的密度进行了优化，这表明该制程已经足够成熟，能够在提高可制造性的同时，支持更广泛的客户应用。

- A14：台积电的第二代纳米片（GAA）节点，代表了N2之后的全节点升级。与前一代相比，A14实现了：在相同功耗下速度提升10 - 15%；在相同速度下功耗降低25 - 30%；逻辑密度提高1.2倍。 值得注意的是，最初版本的A14没有采用背面供电网络（BSPDN），这与N2的推出策略一致。不过，未来版本的A14将集成台积电专有的背面供电网络——超级电源轨（SPR），计划于2029年投入生产。这与我们之前提到的台积电双轨节点策略相契合。

◆ N3：FinFET节点的收官节点

台积电正式将N3定位为FinFET技术的最后一代且最先进的版本，标志着在全面过渡到环绕栅极（GAA）纳米片架构之前的一个时代的结束。N3包括完整的平台系列：N3E、N3P、N3X、N3A和N3C。 尽管N3已经成熟且具有广泛的适用性，但N2在客户流片的速度和数量上已经超过了N3，这证明了市场已准备好接受基于GAA的设计模式。 ◆关键N3变体解析 - N3P（性能增强型）：计划于2024年下半年推出；相较于基础N3，在功耗、性能和密度（PPD）方面有所提升；旨在为追求效率提升的主流产品提供直接的升级选择。 - N3X（面向HPC的极致性能型）：面向高性能计算（HPC）应用；预计于2025年推出；针对最高频率和计算吞吐量进行了优化。 - N3AE / N3A（汽车级）：N3AE（“汽车早期”版本）于2023年推出，用于支持早期汽车平台开发；预计到2025年完成N3A节点的全面认证；专为在严苛的汽车环境中实现更高的可靠性、更长的使用寿命和功能安全而设计。 据市场反馈，苹果的A18仿生芯片将采用N3P，高端苹果芯片将采用N2，而英特尔的Lunar Lake处理器则利用N3X实现了6GHz的超频性能。 台积电报告称，3nm系列（N3、N3E、N3P、N3X）的总流片量已经达到N5同期的2.3倍，这凸显了台积电在移动计算和AI半导体市场的主导地位。 这个全面的N3平台使台积电能够在GAA成为新的主流之前，充分发挥FinFET在从移动、汽车到HPC等不同领域的潜力。与此同时，N2的快速客户采用率也凸显了行业向垂直扩展、更紧密集成和满足下一代性能要求的明显转变。 ◆ N2制程进展与客户采用情况

台积电的N2（2nm）制程节点按计划将于2025年量产，目前的良率状况良好且稳步提升。这是从FinFET向支撑N2性能和效率提升的环绕栅极（GAA）纳米片架构过渡的重要里程碑。

在采用方面，苹果历来是台积电前沿制程节点的首发客户，特别是在iPhone系统级芯片（SoC）方面。然而，对于2025年的iPhone产品线，行业猜测苹果可能会继续使用N3系列。

值得注意的是，N2的流片速度空前，已经超过了N3早期的采用速度。这反映了先进节点驱动因素的巨大变化。过去，移动应用在早期流片量中占主导地位，而如今AI和高性能计算（HPC）在早期设计启动中发挥着同样关键的作用。这些工作负载需要更高的逻辑密度、更大的带宽和更紧密的集成，而N2平台恰好能满足这些需求。 因此，N2不仅受到移动SoC行业领导者的广泛关注，超大规模数据中心运营商和设计下一代AI和HPC加速器的半导体公司也对其表现出浓厚兴趣。 ◆ A16：具备背面供电的纳米片节点

A16是台积电首个集成超级电源轨（SPR），即其专有的背面供电网络（BSPDN）的制程节点，这标志着纳米片晶体管技术在架构上的重大升级。通过将电源布线转移到晶圆背面，SPR显著降低了IR压降，改善了信号完整性，并释放了正面的布线资源，从而实现了更高的逻辑密度和更好的性能扩展。 A16计划于2026年下半年量产，是台积电双轨路线图中，继N2P之后的又一重大飞跃。与N2P相比，A16实现了：在相同功耗下速度提升8 - 10%；在相同速度下功耗降低15 - 20%。 这种性能与能源效率的结合，使A16成为高端AI加速器、HPC架构以及对性能敏感的边缘计算领域极具竞争力的节点。 ◆ 埃米时代的曙光：A14开启第二代GAA革命

在2025年台积电研讨会上，该公司正式宣布了A14制程节点，标志着半导体行业正式进入埃米尺度时代。作为N2的全节点增强版，A14采用了第二代GAA纳米片晶体管架构，并利用NanoFlex Pro协同优化技术，实现了三大突破： - 性能飞跃：与N2相比，A14在相同功耗下将逻辑运算速度提高了10 - 15%，AI训练芯片的单芯片算力超过2000 TOPS。 - 能效创新：在相同频率下，功耗降低了25 - 30%，亚1纳米晶体管的漏电流达到创纪录的0.1nA/μm，树立了新的行业标杆。 - 密度突破：逻辑单元密度提高了1.2倍，SRAM单元面积缩小至仅0.018μm²，使AI工作负载的单芯片晶体管数量超过500亿个。 值得注意的是，最初版本的A14不包括背面供电网络（BSPDN）。不过，计划在2029年推出的A14P变体将具备这一功能，预计其供电效率将提高40%。这种分阶段的创新策略使台积电能够满足两种不同的市场需求：主流移动和消费电子产品可以继续使用成熟的、经过成本优化的技术，而高性能计算（HPC）客户则可以采用A14P，以克服3D堆叠芯片设计中的供电瓶颈。 ◆ 先进封装：未来创新的战略支柱 在2025年台积电技术研讨会上，该公司强调，制程技术和先进封装必须协同发展，才能满足下一代应用的需求。封装不再仅仅是芯片的载体，在AI、HPC和系统级集成时代，它已成为创新的关键推动因素。

台积电推出了3DFabric®平台，这是一套全面的2.5D和3D集成技术，包括CoWoS®（Chip-on-Wafer-on-Substrate，晶圆上芯片再到基板）、InFO®（Integrated Fan-Out，集成扇出）和SoIC®（System on Integrated Chips，集成芯片系统）。这些平台旨在克服传统单片设计的扩展限制，支持基于小芯片的架构、高带宽内存集成和异构系统优化。

增强现实（AR）眼镜和人形机器人等新兴设备的兴起，凸显了对支持高复杂性、紧密集成和能源效率的封装技术的需求日益增长。这些新产品类别不仅需要先进封装来满足外形尺寸的限制，还需要其提供空间计算、AI推理和实时控制所需的计算密度和模块化。

台积电的3DFabric®平台被定位为支持未来发展的架构支柱，它将逻辑、内存、光子学和供电功能整合到统一的高性能系统中。 ◆ 丰富多样的先进封装选项

台积电将其先进封装策略扩展到传统2.5D interposer模型之外，在3DFabric®平台下推出了一套全面的解决方案。台积电认为，晶体管缩放和系统级封装必须同步发展，才能实现下一代产品在性能、功耗和集成度方面的要求。 3DFabric®产品组合中的两项关键技术体现了这种发展趋势： - SoIC-P（μbump）：采用μbump技术，芯片间互连间距可小至16um。这种方法适用于逻辑 - 内存集成和小芯片互连，能够实现高带宽、细间距的垂直堆叠。 - SoIC-X（混合键合）：采用无凸点（直接键合）方法，目前生产中的互连间距已缩小至6微米，并且还在进一步开发更小的间距。这项技术在不增加全节点缩放成本和热限制的情况下，实现了接近单片集成的密度。 这些SoIC技术在支持逻辑、内存、模拟和光子芯片的异构组合的同时，解锁了前所未有的集成密度，为下一代AI加速器、HPC模块和空间计算系统奠定了基础。 ◆ SoIC技术：通过异构集成延续摩尔定律

台积电的SoIC®（集成芯片系统）技术在延续摩尔定律方面发挥了关键作用，它不是通过传统的单片缩放，而是采用基于小芯片的架构，结合高密度3D异构集成。作为台积电3DFabric®平台的基石之一，SoIC实现了无基板3D堆叠，允许不同节点、功能和材料的裸片通过高密度互连进行垂直集成。

SoIC实现了顶层芯片（TD）和底层芯片（BD）之间基于硅通孔（TSV）的细间距垂直连接，并且还在向无凸点混合键合技术发展，以实现更高的集成密度。这种方法不仅提高了性能和带宽，还降低了功耗和外形尺寸，在AI、HPC和边缘应用中具有显著优势。

一个值得关注的新兴应用场景是SoIC在光引擎中的应用，在这种应用中，光子集成电路（PIC）和电子集成电路（EIC）以超高精度混合键合。这使得共封装光学（CPO）和光输入/输出模块能够突破传统的电气互连瓶颈，为下一代数据中心和AI工作负载提供所需的可扩展性。 ◆ 台积电封装产品组合中的多种2.5D/3D集成策略 台积电在3DFabric®平台下不断扩展其2.5D和3D封装技术的应用范围，为客户提供一系列可扩展的系统级集成解决方案。每个封装平台都针对不同应用的性能、密度和成本要求进行了定制。 - CoWoS®（晶圆上芯片再到基板）：CoWoS支持硅中介层和有机中介层，包括：CoWoS-L，带有局部硅桥的有机中介层，用于高密度互连；CoWoS-R，纯有机中介层配置，适用于对成本敏感的应用。这些选项能够实现灵活的高带宽芯片间通信，特别适合需要HBM集成的HPC和AI工作负载。 - InFO®（集成扇出）：自2016年首次应用于移动SoC以来，InFO技术不断升级并扩展到汽车领域，以满足汽车级可靠性要求。它采用无基板扇出方法，提高了热性能和外形尺寸，实现了更轻薄、集成度更高的系统设计。 - 台积电SoW™（晶圆级系统集成）：这是一个前沿的封装平台，支持超越传统掩模版限制的晶圆级集成。SoW有两种不同的工艺流程：SoW-P（芯片优先），先将芯片放置在晶圆上，然后构建RDL进行连接；SoW-X（芯片后置），先构建晶圆级中介层，然后在晶圆上键合小芯片，能够实现比标准掩模版面积大40倍的系统设计。 这些封装策略使台积电能够提供从基于小芯片的2.5D设计到完整晶圆级系统的全系列集成选项，加速异构计算、内存集成和AI系统创新。

◆ 先进封装的升级：从CoWoS到晶圆级系统 台积电的3DFabric®技术平台正进入一个新的创新阶段，实现了三项重大突破，这些突破拓展了封装规模、计算密度和功率效率的边界。 - CoWoS-9.5X：计划于2027年量产，这种超大尺寸中介层解决方案支持将12个HBM4堆栈与逻辑芯片进行异构集成，总封装面积达到1700mm²，是目前CoWoS产品的三倍之大。它专为满足极高带宽和以内存为核心的工作负载而设计。 - SoW-X（晶圆级系统集成）：这个晶圆级系统平台利用先进的重分布层（RDL）技术，在单个晶圆上互连200多个小芯片，与现有的CoWoS解决方案相比，计算密度提高了40倍。它旨在为预计到2027年出现的百亿亿次AI超级计算机提供动力支持。 - 3D PowerRail：这是一种创新性的集成电压调节解决方案，可将功率传输密度提高5倍，能够为功耗达数十千瓦的AI芯片实现高效的功率分配。它在克服下一代计算系统的功率瓶颈方面发挥着关键作用。 在汽车领域，台积电推出了N3A制程，该制程已通过AEC-Q100一级认证，缺陷率低至0.01DPPM，满足了4级自动驾驶芯片长达25年的严格可靠性要求。它搭配InFO-Auto封装技术，能够实现多个7nm视觉处理器和14nm控制IC的异构集成，在先进驾驶辅助系统（ADAS）中兼顾性能和功能安全。 ◆ HPC和AI：封装创新的驱动力 高性能计算（HPC）和人工智能（AI）如今已成为推动先进封装技术创新的主要动力。当前的AI加速架构通常通过硅interposer集成单片SoC和HBM，以实现高吞吐量、低延迟的通信。 展望未来，架构发展趋势明显向3D芯片堆叠演进，这对于满足下一代AI工作负载不断提升的计算密度和带宽需求至关重要。未来的设计将融入以下技术： - 重分布层（RDL）中介层：用于实现灵活的高密度芯片间路由。 - 集成硅光子学：显著增加带宽的同时降低输入/输出功耗。 - 片上电源管理IC（PMIC）：优化功率传输，最大程度减少日益耗电的芯片中的IR压降。 与此同时，光引擎正作为光输入/输出OIO系统的基础组件被引入。虽然台积电目前将光引擎放置在封装基板上，但长期目标是将光引擎直接集成到中介层上。这一转变将使光接口更接近计算芯片，减少延迟，改善信号完整性，并实现更紧密的光电集成。 这种封装技术的演进满足了基于小芯片的模块化架构以及节能AI计算架构日益增长的需求，尤其适用于数据中心、边缘AI以及未来的空间计算系统。 ◆ 台积电AI芯片的集成电源解决方案（封装视角） 随着AI加速器在复杂性和性能方面不断提升，其功率需求也在迅速增长，预计每个系统将达到数千瓦。这种趋势给功率传输带来了巨大挑战，特别是在效率、密度和热管理方面。 为解决这些问题，台积电开发了下一代功率集成解决方案，该方案包括： - 高密度电感 - 单片式电源管理IC（PMIC）

通过将这些技术集成在封装内，而非传统PCB上，台积电能够将功率传输密度提高5倍。这大大降低了IR压降，缩短了功率传输路径，并提高了密集计算环境中的整体能源效率。 对于下一代AI加速器而言，这项创新尤为关键，因为在这些设备中，功率传输必须与计算密度、内存带宽和热约束进行协同优化，以确保系统性能的可扩展性。 ◆人形机器人：定义芯片需求和集成技术的未来

人形机器人是未来十年内最复杂且芯片需求最大的系统之一。这些机器预计将集成一系列先进的半导体组件，每个组件都承担着高度专业化的功能，从感知、空间意识到决策和驱动。因此，人形机器人将为芯片性能、集成密度和封装创新设定新的标准。

为实现实时交互、自主运行和沉浸式感知，人形机器人将需要： - 超低功耗处理器：用于在边缘进行高效能计算。 - 高分辨率AR传感摄像头：用于基于视觉的导航和物体识别。 - 嵌入式非易失性存储器（eNVM）：用于本地存储关键代码和推理模型。 - 空间计算处理器：用于管理3D映射、定位和环境理解。 - 近眼显示引擎：用于支持类人视觉反馈系统。 - Wi-Fi和蓝牙模块：用于实现低延迟、高可靠性的无线通信。 - 数字化密集型PMIC（电源管理IC）：用于在移动高性能环境中进行精确的功率控制和高效的功率传输。 为满足这些需求，人形机器人将依赖高密度、低功耗且经过热优化的封装技术。台积电的SoIC®、CoWoS®和晶圆级系统集成（SoW™）等平台预计将发挥关键作用，促进逻辑、内存、模拟、光子学和AI加速单元等异构芯片的紧密集成。 最终，人形机器人不仅将定义智能机器的新前沿，还将重塑AI时代半导体封装、系统架构和芯片设计的发展路线图。 ◆ 新思科技（Synopsys）与台积电的合作

新思科技和台积电通过在台积电A16和N2P制程上认证的电子设计自动化（EDA）流程，共同开启埃米尺度设计创新的新时代。这些由Synopsys.ai驱动的流程，为前沿设计提供了优化的数字和模拟性能、快速的迁移路径以及无与伦比的生产力。 双方的合作跨越多个世代，包括在A14节点的早期协作，这体现了他们对为高性能半导体开发提供高质量工具和流程的共同承诺。新思科技还为5.5倍掩模版尺寸的集成提供全面的3Dblox支持和CoWoS技术赋能，加速了下一代AI芯片的多芯片3D堆叠和基于小芯片的系统设计。 此外，新思科技广泛的知识产权（IP）组合是行业内最完整的之一，已在N2和N2P制程上通过验证，确保了先进片上系统（SoC）设计能够使用一流的IP模块。这种合作突显了协同优化的EDA、IP和先进制程技术在实现AI、HPC及其他领域未来所需的性能、功耗和面积（PPA）突破方面的核心作用。 ◆ 行业影响与未来格局 这一波技术进步正从根本上重塑半导体行业的竞争格局，特别是在AI计算、地缘政治和生态系统合作等领域。 - AI芯片性能差距：英伟达的Blackwell架构芯片已占据台积电先进封装产能的70%，基于CoWoS-L的H200芯片相比其前代产品，能源效率提高了4倍。这突出表明封装创新正成为下一代AI芯片的关键差异化因素。 - 地缘政治技术限制：美国最新的出口管制将单个芯片的最大晶体管数量门槛从300亿提高到350亿。然而，台积电通过采用chiplet架构巧妙绕过了这些限制，该架构允许单个封装集成超过2万亿个晶体管，展示了模块化设计在应对政策限制时的灵活性。 - 生态系统重组：新思科技新发布的3D-ECO设计自动化工具现已与台积电的A14设计套件完全兼容，这标志着EDA供应商和代工厂之间达成了更深入的战略协作。这种紧密的协同优化对于推动下一代半导体技术从规划走向实际应用至关重要。 正如台积电首席执行官魏哲家（C.C. Wei）所言：“随着晶体管缩放接近物理极限，系统级创新将成为新的摩尔定律。”从埃米尺度的逻辑制程到晶圆级的封装平台，台积电正在构建一个超越单纯制程技术的计算生态，为未来十年AI、量子计算和太空电子领域的突破奠定基础。

本文参与 腾讯云自媒体同步曝光计划，分享自微信公众号。原始发表：2025-04-24，如有侵权请联系 cloudcommunity@tencent 删除系统芯片性能架构设计

Semi Vision：台积电2025北美技术研讨会报告解析

搬运一篇Semi Vision对于台积电2025年北美技术研讨会的前沿资讯报告，以下为原文翻译。

2025年北美技术研讨会的核心主题与Semivision之前分析的大致相同，主要围绕制程和封装技术的持续发展。不过，一个明显的变化是，本次会议没有对CoPoS（Chip-on-Panel-on-substrate，板上芯片再到基板）进行深入讨论。 正如Semivision之前所强调的，CoPoS仍处于研发阶段，尚未被纳入台积电的生产路线图。尽管它在技术上前景光明，但要实现商业化成熟仍需时日。 今年研讨会的一大亮点是A14制程技术的推出。这与SemiVion之前的预测相符，即N2节点之后将采用“双轨”策略。台积电证实，代表第二代纳米片晶体管的A14，将与具备背面供电（SPR）技术的A16共存。特别值得一提的是，高数值孔径极紫外光刻（High-NA EUV）技术——这是一种下一代光刻技术，能够进一步缩小图案尺寸。这表明，在2nm以下的节点，台积电不仅在逻辑设计方面不断突破，还在整个设备和材料生态系统上发力。 在研讨会召开前，Kevin Zhang博士举行了一场会前媒体简报会，介绍了台积电的最新路线图更新以及以客户需求为导向的技术发展方向。作为一家对客户需求高度敏锐的公司，这场简报反映了来自行业内最大半导体客户群的见解。

根据台积电在2025年技术研讨会上发布的最新信息，半导体行业正进入一个前所未有的扩张阶段，预计到2030年，全球半导体市场规模将达到1万亿美元。推动这一增长的最重要因素是高性能计算（HPC）和人工智能（AI）应用的爆发式发展。

如第一张图表所示，台积电预测，到2030年，HPC/AI将占全球半导体市场的45%，成为主导应用平台。其次是智能手机，占25%；汽车电子占15%；物联网占10%；其他领域占5%。这种市场结构的变化表明，半导体市场正从以移动设备需求为中心，关键转变为以AI和高吞吐量计算工作负载为核心的创新驱动模式。

第二张图表显示了AI驱动的应用如何迅速加速对半导体的需求。从数据中心的AI加速器开始，这种增长扩展到AI个人电脑、AI智能手机、增强现实/虚拟现实（AR/XR）设备，以及更长期的应用，如机器人出租车和人形机器人。这些应用不仅在数量上不断增加，架构复杂度也在不断提升。 具体而言，预计到2029年，AI个人电脑的出货量将达到2.8亿台，而AI智能手机的出货量最早在2025年就有望突破10亿部。预计到2028年，AR/XR设备的出货量将达到5000万台。此外，像机器人出租车和人形机器人这样的下一代应用，预计到2030年，每年各自将需要250万个高性能芯片。这些数据表明，未来的芯片不仅要具备更高的计算性能，还需要在能源效率、系统级集成和封装密度方面取得突破。 台积电认为，这些新兴的AI驱动应用将大幅增加芯片的复杂性，对更紧密的集成提出更高要求，并推动制程创新，最终为半导体行业的新一轮增长提供动力。在台积电看来，这是实现1万亿美元半导体产业愿景的基本路径。 ◆ 重构逻辑路线图：从N2到A16的生态系统布局

在2025年台积电研讨会上，该公司公布了完整的2026 - 2028年逻辑技术路线图，这标志着其在战略上向系统级集成和以AI为核心的性能提升迈出了重要一步。 - N2（2025年量产）：台积电的第一代环绕栅极（GAA）制程，与N3E相比，性能提升15%，能够支持多达12层的HBM4集成，非常适合满足AI和HPC对内存带宽的需求。 - N12、N5和N3逻辑基础芯片用于HBM4 - N2P（2026年量产）：作为优化后的GAA变体，N2P将3D - IC互连密度提高到1000万/mm²，专为基于chiplet的架构和多芯片封装平台设计。 - A16（2026年Q4 - 2027年上半年量产）：首个采用背面供电网络（BSPDN）的节点，A16可将电源噪声降低多达60%，目标是功率为3kW级别的AI加速卡。这一突破为超高密度计算平台实现高效供电提供了支持。 - A14（2028年量产）：基于第二代GAA和堆叠纳米片技术构建，A14采用间距为3μm的混合键合技术，代表了垂直逻辑集成的新前沿。 特别值得注意的是，台积电首次将光子集成纳入其制程生态系统。N2节点将支持COUPE硅光子引擎，实现高达1.6Tbps/mm²的光互连带宽。这为未来数据中心系统奠定了基础，有助于克服长期存在的“内存墙”瓶颈。 ◆ 技术路线图延伸至2028年：A14与双轨演进 台积电正式将其制程技术路线图延伸至2028年，引入了一些关键的里程碑，这些里程碑体现了在2nm节点之后的持续创新。其中两个主要的新增内容尤为突出： - N3C：作为N3的变体，N3C针对更高的良率和更紧密的密度进行了优化，这表明该制程已经足够成熟，能够在提高可制造性的同时，支持更广泛的客户应用。

- A14：台积电的第二代纳米片（GAA）节点，代表了N2之后的全节点升级。与前一代相比，A14实现了：在相同功耗下速度提升10 - 15%；在相同速度下功耗降低25 - 30%；逻辑密度提高1.2倍。 值得注意的是，最初版本的A14没有采用背面供电网络（BSPDN），这与N2的推出策略一致。不过，未来版本的A14将集成台积电专有的背面供电网络——超级电源轨（SPR），计划于2029年投入生产。这与我们之前提到的台积电双轨节点策略相契合。

◆ N3：FinFET节点的收官节点

台积电正式将N3定位为FinFET技术的最后一代且最先进的版本，标志着在全面过渡到环绕栅极（GAA）纳米片架构之前的一个时代的结束。N3包括完整的平台系列：N3E、N3P、N3X、N3A和N3C。 尽管N3已经成熟且具有广泛的适用性，但N2在客户流片的速度和数量上已经超过了N3，这证明了市场已准备好接受基于GAA的设计模式。 ◆关键N3变体解析 - N3P（性能增强型）：计划于2024年下半年推出；相较于基础N3，在功耗、性能和密度（PPD）方面有所提升；旨在为追求效率提升的主流产品提供直接的升级选择。 - N3X（面向HPC的极致性能型）：面向高性能计算（HPC）应用；预计于2025年推出；针对最高频率和计算吞吐量进行了优化。 - N3AE / N3A（汽车级）：N3AE（“汽车早期”版本）于2023年推出，用于支持早期汽车平台开发；预计到2025年完成N3A节点的全面认证；专为在严苛的汽车环境中实现更高的可靠性、更长的使用寿命和功能安全而设计。 据市场反馈，苹果的A18仿生芯片将采用N3P，高端苹果芯片将采用N2，而英特尔的Lunar Lake处理器则利用N3X实现了6GHz的超频性能。 台积电报告称，3nm系列（N3、N3E、N3P、N3X）的总流片量已经达到N5同期的2.3倍，这凸显了台积电在移动计算和AI半导体市场的主导地位。 这个全面的N3平台使台积电能够在GAA成为新的主流之前，充分发挥FinFET在从移动、汽车到HPC等不同领域的潜力。与此同时，N2的快速客户采用率也凸显了行业向垂直扩展、更紧密集成和满足下一代性能要求的明显转变。 ◆ N2制程进展与客户采用情况

台积电的N2（2nm）制程节点按计划将于2025年量产，目前的良率状况良好且稳步提升。这是从FinFET向支撑N2性能和效率提升的环绕栅极（GAA）纳米片架构过渡的重要里程碑。

在采用方面，苹果历来是台积电前沿制程节点的首发客户，特别是在iPhone系统级芯片（SoC）方面。然而，对于2025年的iPhone产品线，行业猜测苹果可能会继续使用N3系列。

值得注意的是，N2的流片速度空前，已经超过了N3早期的采用速度。这反映了先进节点驱动因素的巨大变化。过去，移动应用在早期流片量中占主导地位，而如今AI和高性能计算（HPC）在早期设计启动中发挥着同样关键的作用。这些工作负载需要更高的逻辑密度、更大的带宽和更紧密的集成，而N2平台恰好能满足这些需求。 因此，N2不仅受到移动SoC行业领导者的广泛关注，超大规模数据中心运营商和设计下一代AI和HPC加速器的半导体公司也对其表现出浓厚兴趣。 ◆ A16：具备背面供电的纳米片节点

A16是台积电首个集成超级电源轨（SPR），即其专有的背面供电网络（BSPDN）的制程节点，这标志着纳米片晶体管技术在架构上的重大升级。通过将电源布线转移到晶圆背面，SPR显著降低了IR压降，改善了信号完整性，并释放了正面的布线资源，从而实现了更高的逻辑密度和更好的性能扩展。 A16计划于2026年下半年量产，是台积电双轨路线图中，继N2P之后的又一重大飞跃。与N2P相比，A16实现了：在相同功耗下速度提升8 - 10%；在相同速度下功耗降低15 - 20%。 这种性能与能源效率的结合，使A16成为高端AI加速器、HPC架构以及对性能敏感的边缘计算领域极具竞争力的节点。 ◆ 埃米时代的曙光：A14开启第二代GAA革命

在2025年台积电研讨会上，该公司正式宣布了A14制程节点，标志着半导体行业正式进入埃米尺度时代。作为N2的全节点增强版，A14采用了第二代GAA纳米片晶体管架构，并利用NanoFlex Pro协同优化技术，实现了三大突破： - 性能飞跃：与N2相比，A14在相同功耗下将逻辑运算速度提高了10 - 15%，AI训练芯片的单芯片算力超过2000 TOPS。 - 能效创新：在相同频率下，功耗降低了25 - 30%，亚1纳米晶体管的漏电流达到创纪录的0.1nA/μm，树立了新的行业标杆。 - 密度突破：逻辑单元密度提高了1.2倍，SRAM单元面积缩小至仅0.018μm²，使AI工作负载的单芯片晶体管数量超过500亿个。 值得注意的是，最初版本的A14不包括背面供电网络（BSPDN）。不过，计划在2029年推出的A14P变体将具备这一功能，预计其供电效率将提高40%。这种分阶段的创新策略使台积电能够满足两种不同的市场需求：主流移动和消费电子产品可以继续使用成熟的、经过成本优化的技术，而高性能计算（HPC）客户则可以采用A14P，以克服3D堆叠芯片设计中的供电瓶颈。 ◆ 先进封装：未来创新的战略支柱 在2025年台积电技术研讨会上，该公司强调，制程技术和先进封装必须协同发展，才能满足下一代应用的需求。封装不再仅仅是芯片的载体，在AI、HPC和系统级集成时代，它已成为创新的关键推动因素。

台积电推出了3DFabric®平台，这是一套全面的2.5D和3D集成技术，包括CoWoS®（Chip-on-Wafer-on-Substrate，晶圆上芯片再到基板）、InFO®（Integrated Fan-Out，集成扇出）和SoIC®（System on Integrated Chips，集成芯片系统）。这些平台旨在克服传统单片设计的扩展限制，支持基于小芯片的架构、高带宽内存集成和异构系统优化。

增强现实（AR）眼镜和人形机器人等新兴设备的兴起，凸显了对支持高复杂性、紧密集成和能源效率的封装技术的需求日益增长。这些新产品类别不仅需要先进封装来满足外形尺寸的限制，还需要其提供空间计算、AI推理和实时控制所需的计算密度和模块化。

台积电的3DFabric®平台被定位为支持未来发展的架构支柱，它将逻辑、内存、光子学和供电功能整合到统一的高性能系统中。 ◆ 丰富多样的先进封装选项

台积电将其先进封装策略扩展到传统2.5D interposer模型之外，在3DFabric®平台下推出了一套全面的解决方案。台积电认为，晶体管缩放和系统级封装必须同步发展，才能实现下一代产品在性能、功耗和集成度方面的要求。 3DFabric®产品组合中的两项关键技术体现了这种发展趋势： - SoIC-P（μbump）：采用μbump技术，芯片间互连间距可小至16um。这种方法适用于逻辑 - 内存集成和小芯片互连，能够实现高带宽、细间距的垂直堆叠。 - SoIC-X（混合键合）：采用无凸点（直接键合）方法，目前生产中的互连间距已缩小至6微米，并且还在进一步开发更小的间距。这项技术在不增加全节点缩放成本和热限制的情况下，实现了接近单片集成的密度。 这些SoIC技术在支持逻辑、内存、模拟和光子芯片的异构组合的同时，解锁了前所未有的集成密度，为下一代AI加速器、HPC模块和空间计算系统奠定了基础。 ◆ SoIC技术：通过异构集成延续摩尔定律

台积电的SoIC®（集成芯片系统）技术在延续摩尔定律方面发挥了关键作用，它不是通过传统的单片缩放，而是采用基于小芯片的架构，结合高密度3D异构集成。作为台积电3DFabric®平台的基石之一，SoIC实现了无基板3D堆叠，允许不同节点、功能和材料的裸片通过高密度互连进行垂直集成。

SoIC实现了顶层芯片（TD）和底层芯片（BD）之间基于硅通孔（TSV）的细间距垂直连接，并且还在向无凸点混合键合技术发展，以实现更高的集成密度。这种方法不仅提高了性能和带宽，还降低了功耗和外形尺寸，在AI、HPC和边缘应用中具有显著优势。

一个值得关注的新兴应用场景是SoIC在光引擎中的应用，在这种应用中，光子集成电路（PIC）和电子集成电路（EIC）以超高精度混合键合。这使得共封装光学（CPO）和光输入/输出模块能够突破传统的电气互连瓶颈，为下一代数据中心和AI工作负载提供所需的可扩展性。 ◆ 台积电封装产品组合中的多种2.5D/3D集成策略 台积电在3DFabric®平台下不断扩展其2.5D和3D封装技术的应用范围，为客户提供一系列可扩展的系统级集成解决方案。每个封装平台都针对不同应用的性能、密度和成本要求进行了定制。 - CoWoS®（晶圆上芯片再到基板）：CoWoS支持硅中介层和有机中介层，包括：CoWoS-L，带有局部硅桥的有机中介层，用于高密度互连；CoWoS-R，纯有机中介层配置，适用于对成本敏感的应用。这些选项能够实现灵活的高带宽芯片间通信，特别适合需要HBM集成的HPC和AI工作负载。 - InFO®（集成扇出）：自2016年首次应用于移动SoC以来，InFO技术不断升级并扩展到汽车领域，以满足汽车级可靠性要求。它采用无基板扇出方法，提高了热性能和外形尺寸，实现了更轻薄、集成度更高的系统设计。 - 台积电SoW™（晶圆级系统集成）：这是一个前沿的封装平台，支持超越传统掩模版限制的晶圆级集成。SoW有两种不同的工艺流程：SoW-P（芯片优先），先将芯片放置在晶圆上，然后构建RDL进行连接；SoW-X（芯片后置），先构建晶圆级中介层，然后在晶圆上键合小芯片，能够实现比标准掩模版面积大40倍的系统设计。 这些封装策略使台积电能够提供从基于小芯片的2.5D设计到完整晶圆级系统的全系列集成选项，加速异构计算、内存集成和AI系统创新。

◆ 先进封装的升级：从CoWoS到晶圆级系统 台积电的3DFabric®技术平台正进入一个新的创新阶段，实现了三项重大突破，这些突破拓展了封装规模、计算密度和功率效率的边界。 - CoWoS-9.5X：计划于2027年量产，这种超大尺寸中介层解决方案支持将12个HBM4堆栈与逻辑芯片进行异构集成，总封装面积达到1700mm²，是目前CoWoS产品的三倍之大。它专为满足极高带宽和以内存为核心的工作负载而设计。 - SoW-X（晶圆级系统集成）：这个晶圆级系统平台利用先进的重分布层（RDL）技术，在单个晶圆上互连200多个小芯片，与现有的CoWoS解决方案相比，计算密度提高了40倍。它旨在为预计到2027年出现的百亿亿次AI超级计算机提供动力支持。 - 3D PowerRail：这是一种创新性的集成电压调节解决方案，可将功率传输密度提高5倍，能够为功耗达数十千瓦的AI芯片实现高效的功率分配。它在克服下一代计算系统的功率瓶颈方面发挥着关键作用。 在汽车领域，台积电推出了N3A制程，该制程已通过AEC-Q100一级认证，缺陷率低至0.01DPPM，满足了4级自动驾驶芯片长达25年的严格可靠性要求。它搭配InFO-Auto封装技术，能够实现多个7nm视觉处理器和14nm控制IC的异构集成，在先进驾驶辅助系统（ADAS）中兼顾性能和功能安全。 ◆ HPC和AI：封装创新的驱动力 高性能计算（HPC）和人工智能（AI）如今已成为推动先进封装技术创新的主要动力。当前的AI加速架构通常通过硅interposer集成单片SoC和HBM，以实现高吞吐量、低延迟的通信。 展望未来，架构发展趋势明显向3D芯片堆叠演进，这对于满足下一代AI工作负载不断提升的计算密度和带宽需求至关重要。未来的设计将融入以下技术： - 重分布层（RDL）中介层：用于实现灵活的高密度芯片间路由。 - 集成硅光子学：显著增加带宽的同时降低输入/输出功耗。 - 片上电源管理IC（PMIC）：优化功率传输，最大程度减少日益耗电的芯片中的IR压降。 与此同时，光引擎正作为光输入/输出OIO系统的基础组件被引入。虽然台积电目前将光引擎放置在封装基板上，但长期目标是将光引擎直接集成到中介层上。这一转变将使光接口更接近计算芯片，减少延迟，改善信号完整性，并实现更紧密的光电集成。 这种封装技术的演进满足了基于小芯片的模块化架构以及节能AI计算架构日益增长的需求，尤其适用于数据中心、边缘AI以及未来的空间计算系统。 ◆ 台积电AI芯片的集成电源解决方案（封装视角） 随着AI加速器在复杂性和性能方面不断提升，其功率需求也在迅速增长，预计每个系统将达到数千瓦。这种趋势给功率传输带来了巨大挑战，特别是在效率、密度和热管理方面。 为解决这些问题，台积电开发了下一代功率集成解决方案，该方案包括： - 高密度电感 - 单片式电源管理IC（PMIC）

通过将这些技术集成在封装内，而非传统PCB上，台积电能够将功率传输密度提高5倍。这大大降低了IR压降，缩短了功率传输路径，并提高了密集计算环境中的整体能源效率。 对于下一代AI加速器而言，这项创新尤为关键，因为在这些设备中，功率传输必须与计算密度、内存带宽和热约束进行协同优化，以确保系统性能的可扩展性。 ◆人形机器人：定义芯片需求和集成技术的未来

人形机器人是未来十年内最复杂且芯片需求最大的系统之一。这些机器预计将集成一系列先进的半导体组件，每个组件都承担着高度专业化的功能，从感知、空间意识到决策和驱动。因此，人形机器人将为芯片性能、集成密度和封装创新设定新的标准。

为实现实时交互、自主运行和沉浸式感知，人形机器人将需要： - 超低功耗处理器：用于在边缘进行高效能计算。 - 高分辨率AR传感摄像头：用于基于视觉的导航和物体识别。 - 嵌入式非易失性存储器（eNVM）：用于本地存储关键代码和推理模型。 - 空间计算处理器：用于管理3D映射、定位和环境理解。 - 近眼显示引擎：用于支持类人视觉反馈系统。 - Wi-Fi和蓝牙模块：用于实现低延迟、高可靠性的无线通信。 - 数字化密集型PMIC（电源管理IC）：用于在移动高性能环境中进行精确的功率控制和高效的功率传输。 为满足这些需求，人形机器人将依赖高密度、低功耗且经过热优化的封装技术。台积电的SoIC®、CoWoS®和晶圆级系统集成（SoW™）等平台预计将发挥关键作用，促进逻辑、内存、模拟、光子学和AI加速单元等异构芯片的紧密集成。 最终，人形机器人不仅将定义智能机器的新前沿，还将重塑AI时代半导体封装、系统架构和芯片设计的发展路线图。 ◆ 新思科技（Synopsys）与台积电的合作

新思科技和台积电通过在台积电A16和N2P制程上认证的电子设计自动化（EDA）流程，共同开启埃米尺度设计创新的新时代。这些由Synopsys.ai驱动的流程，为前沿设计提供了优化的数字和模拟性能、快速的迁移路径以及无与伦比的生产力。 双方的合作跨越多个世代，包括在A14节点的早期协作，这体现了他们对为高性能半导体开发提供高质量工具和流程的共同承诺。新思科技还为5.5倍掩模版尺寸的集成提供全面的3Dblox支持和CoWoS技术赋能，加速了下一代AI芯片的多芯片3D堆叠和基于小芯片的系统设计。 此外，新思科技广泛的知识产权（IP）组合是行业内最完整的之一，已在N2和N2P制程上通过验证，确保了先进片上系统（SoC）设计能够使用一流的IP模块。这种合作突显了协同优化的EDA、IP和先进制程技术在实现AI、HPC及其他领域未来所需的性能、功耗和面积（PPA）突破方面的核心作用。 ◆ 行业影响与未来格局 这一波技术进步正从根本上重塑半导体行业的竞争格局，特别是在AI计算、地缘政治和生态系统合作等领域。 - AI芯片性能差距：英伟达的Blackwell架构芯片已占据台积电先进封装产能的70%，基于CoWoS-L的H200芯片相比其前代产品，能源效率提高了4倍。这突出表明封装创新正成为下一代AI芯片的关键差异化因素。 - 地缘政治技术限制：美国最新的出口管制将单个芯片的最大晶体管数量门槛从300亿提高到350亿。然而，台积电通过采用chiplet架构巧妙绕过了这些限制，该架构允许单个封装集成超过2万亿个晶体管，展示了模块化设计在应对政策限制时的灵活性。 - 生态系统重组：新思科技新发布的3D-ECO设计自动化工具现已与台积电的A14设计套件完全兼容，这标志着EDA供应商和代工厂之间达成了更深入的战略协作。这种紧密的协同优化对于推动下一代半导体技术从规划走向实际应用至关重要。 正如台积电首席执行官魏哲家（C.C. Wei）所言：“随着晶体管缩放接近物理极限，系统级创新将成为新的摩尔定律。”从埃米尺度的逻辑制程到晶圆级的封装平台，台积电正在构建一个超越单纯制程技术的计算生态，为未来十年AI、量子计算和太空电子领域的突破奠定基础。

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